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초저전력을 위한 집적 회로 설계 방법론


<재단 제28기 해외유학장학생 U. of Michigan 전기전자공학 박사, 현 Texas Instruments 연구원>

최근, 밀리미터 크기의 senor system에 대한 관심이 커지고 있다. 왜냐하면, 초소형의 sensor system은 공간상의 제약 없이 거의 모든 곳에 쉽게 내장 될수 있기 때문이다. 특히 인간 몸에 내장되어서 중요한 생체 신호를 측정하는 생명의료장치는 이런 작은 sensor system의 중요한 응용분야이다. 이러한 sensor system은 크게 두가지 요건을 만족시켜야 한다. 최소한의 유지보수를 위한 장시간의 동작 시간과, 수술 범위를 제한하기 위한 작은 크기이다. 초저전력 회로 설계는 이런 요건을 만족시키기 위해 꼭 필요한 기술이다. 왜냐하면 소모되는 전력을 최소화 함으로써, 센서 시스템의 battery 수명을 늘리고, 동시에 battery크기를 줄일 수 있기 때문이다. 전체 system에서 battery가 차지하는 부피 비율이 크기때문에, 작은 battery는 system부피를 줄이는데 큰 역할을 한다.




Voltage scaling은 회로에서 소모되는 energy를 줄일 수 있는 방법으로 각광받고 있다. 동작 전압을 transistor의 threshold voltage 근처나 더 나아가선 아래로 내림으로써, 10-20배 정도의 소모되는 energy를 줄 일 수 있다. 하지만 voltage scaling은 밀리미터 크기의 sensor system을 개발하기 위한 완벽한 기술은 아니다. 왜냐하면, Voltage scaling 만으로 소형의 sensor system이 필요로 하는 정도의 초전력을 구현할 수 없기 때문이다. 동시에 동작 전압을 내림으로써 발생하는 문제들을 해결해야 한다. 대표적인 문제로써, standby mode에서 소모되는 전력을 줄이는 것, 초전력의 analog 회로 구현, 마지막으로performance, delay variability 와 전력 효율을 단순 voltage scaling의 한계 이상으로 개선 하는 일이다.

우리는 이 논문에서 이런 문제점들을 극복하고, 밀리미터 크기의 sensor system을 구현하기 위한, 새로운 회로와 아키텍쳐에 대한 설계 방법론을 제시했다. 우리가 제안한 방법들은 현존하는 기술 중, 큰 차이로, 가장 뛰어난 전력효율을 달성하였으며, 그 효과는 여러번의 silicon demonstration을 통해 철저히 검증되었다.

처음으로, 우리는 standby 전력을 최소화하기 위한 기술들을 제안/검증하기 위해, sensor system platform인 Phoenix Processor를 제작하였다. Standby 전력을 줄이기 위해, 초소형 power gating switch와 초전력 memory array 등의 기술을 Phoenix Processor에 적용하였다. Test chip은 8b microcontroller와 embedded memory, timer, 온도 센서를 포함하고 있으며, standby mode에서 오직 35pW를 소모 한다. 이 초전력은 이전에 발표된 어떤 Processor보다 100- 1000배의 개선된 값이다.

다음으로, Sensor system에서 사용되는 중요한 analog block으로, 우리는 초저전력 voltage reference를 설계했다. 제안된 기술은 세개의 다른 semiconductor process technology와 네번의 다른 run에서 철저히 검증되었으며, 동작을 위해 오직 2.2pW의 전력만을 사용한다. 이 극도로 작은 전력 소모량은 기존의 가장 뛰어난 기술보다 16000배 개선된 값이다. 우리가 제안한 기술은 동시에 temperature, supply voltage, 그리고 process에 대한 높은 안정성을 보임을 확인하였다.

마지막으로, 우리는 performance, variability, 그리고 전력효율을 기존의 voltage scaling 의 한계 이상으로 개선하는 방법론을 제시하기 위해, Fast Fourier Transform accelerator을 구현하였다. Test chip은 65nm CMOS process에서 제작되었으며, 하나의 1024-pt complex FFT를 계산하는데 단지 17.7nJ을 소모한다. 이 저전력은 기존의 기술보다 최소한 4배 이상 개선된 값이다. 동시에 우리가 구현한 FFT accelerator는 0.27V에서 30MHz의 속도로 동작하는데, 이 역시 같은 전압에서 동작하는 기존의 기술보다 10배에서 100배 정도의 개선을 보여주고 있다.




이 논문에서 제시된 방법론은 이후의 연구에서 활발히 인용되고 있으며, 최근 startup company의 핵심 기술로도 이용되고 있어 그 효과를 입증하고 있다. 동시에, MIT Technology review, ZDNET, EE Times등에서 관심있게 기사로 다루어 졌으며, MIT Technology review에서 “The year in computing 2008” 중 주요 주제로 다루어 졌다. 그 외에 DAC/ISSCC Student Design Contest 와 AMD/CICC student award등을 수상하였다.

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